(ÁÖ)¿ÍÀ̾ؿ¡½ººñÁ¯

¾Æ³¯·Î±×ȸ·Î¼³°è, ÀüÀÚȸ·Î¼³°è ¿Ü °æ·Â Á¤±ÔÁ÷ ä¿ë

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
ÀüÀÚȸ·Î¼³°è

[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
    Á÷±Þ/Á÷Ã¥: »ç¿ø, ´ë¸®, °úÀå, Â÷Àå, ÆÀ¿ø, ÆÀÀå, ÆÄÆ®Àå

[ÀÚ°Ý¿ä°Ç]

°æ·Â»çÇ×: °æ·Â(3³â ÀÌ»ó )
Çз»çÇ×: °íµîÇб³Á¹¾÷ ÀÌ»ó
Á÷¹«±â¼ú: ȸ·Î, ±¤ÇÐ, HW, ARTWORK, ÀüÀÚȸ·Î, ±â¼ú¿¬±¸¼Ò, ÀüÀÚR&D, ȸ·Î¼³°è(°æ·Â), ÀüÀÚȸ·Î¼³°è/FPGA Coding, FPGA, ¸Ó½ÅºñÁ¯ °³¹ß, Á¦¾î±â°³¹ßÆÀ, Á¤Àü¾Ð/Á¤Àü·ù/½ºÆ®·Îºê °³¹ß, ¾Æ³ª·Î±×ȸ·Î¼³°è


[¿ì´ë»çÇ×]

¿ì´ë»çÇ×: ÇØ´çÁ÷¹«ÀÎÅÏ°æ·ÂÀÚ, ¿îÀü°¡´ÉÀÚ

00 ¸í
ȸ·Î¼³°è(°æ·Â)

[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
    Á÷±Þ/Á÷Ã¥: »ç¿ø, ´ë¸®, °úÀå, Â÷Àå, ÆÀ¿ø, ÆÀÀå, ÆÄÆ®Àå

[ÀÚ°Ý¿ä°Ç]

°æ·Â»çÇ×: °æ·Â(3³â ÀÌ»ó )
Çз»çÇ×: °íµîÇб³Á¹¾÷ ÀÌ»ó
Á÷¹«±â¼ú: ȸ·Î, ±¤ÇÐ, HW, ARTWORK, ÀüÀÚȸ·Î, ±â¼ú¿¬±¸¼Ò, ÀüÀÚR&D, ȸ·Î¼³°è(°æ·Â), ÀüÀÚȸ·Î¼³°è/FPGA Coding, FPGA, ¸Ó½ÅºñÁ¯ °³¹ß, Á¦¾î±â°³¹ßÆÀ, Á¤Àü¾Ð/Á¤Àü·ù/½ºÆ®·Îºê °³¹ß, ¾Æ³ª·Î±×ȸ·Î¼³°è


[¿ì´ë»çÇ×]

¿ì´ë»çÇ×: ÇØ´çÁ÷¹«ÀÎÅÏ°æ·ÂÀÚ, ¿îÀü°¡´ÉÀÚ

00 ¸í
ÀüÀÚȸ·Î¼³°è/FPGA Coding

[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
    Á÷±Þ/Á÷Ã¥: »ç¿ø, ´ë¸®, °úÀå, Â÷Àå, ÆÀ¿ø, ÆÀÀå, ÆÄÆ®Àå

[ÀÚ°Ý¿ä°Ç]

°æ·Â»çÇ×: °æ·Â(3³â ÀÌ»ó )
Çз»çÇ×: °íµîÇб³Á¹¾÷ ÀÌ»ó
Á÷¹«±â¼ú: ȸ·Î, ±¤ÇÐ, HW, ARTWORK, ÀüÀÚȸ·Î, ±â¼ú¿¬±¸¼Ò, ÀüÀÚR&D, ȸ·Î¼³°è(°æ·Â), ÀüÀÚȸ·Î¼³°è/FPGA Coding, FPGA, ¸Ó½ÅºñÁ¯ °³¹ß, Á¦¾î±â°³¹ßÆÀ, Á¤Àü¾Ð/Á¤Àü·ù/½ºÆ®·Îºê °³¹ß, ¾Æ³ª·Î±×ȸ·Î¼³°è


[¿ì´ë»çÇ×]

¿ì´ë»çÇ×: ÇØ´çÁ÷¹«ÀÎÅÏ°æ·ÂÀÚ, ¿îÀü°¡´ÉÀÚ

00 ¸í
±¤Çм³°è

[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
    Á÷±Þ/Á÷Ã¥: »ç¿ø, ´ë¸®, °úÀå, Â÷Àå, ÆÀ¿ø, ÆÀÀå, ÆÄÆ®Àå

[ÀÚ°Ý¿ä°Ç]

°æ·Â»çÇ×: °æ·Â(3³â ÀÌ»ó )
Çз»çÇ×: °íµîÇб³Á¹¾÷ ÀÌ»ó
Á÷¹«±â¼ú: ȸ·Î, ±¤ÇÐ, HW, ARTWORK, ÀüÀÚȸ·Î, ±â¼ú¿¬±¸¼Ò, ÀüÀÚR&D, ȸ·Î¼³°è(°æ·Â), ÀüÀÚȸ·Î¼³°è/FPGA Coding, FPGA, ¸Ó½ÅºñÁ¯ °³¹ß, Á¦¾î±â°³¹ßÆÀ, Á¤Àü¾Ð/Á¤Àü·ù/½ºÆ®·Îºê °³¹ß, ¾Æ³ª·Î±×ȸ·Î¼³°è


[¿ì´ë»çÇ×]

¿ì´ë»çÇ×: ÇØ´çÁ÷¹«ÀÎÅÏ°æ·ÂÀÚ, ¿îÀü°¡´ÉÀÚ

00 ¸í
HW¼³°è

[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
    Á÷±Þ/Á÷Ã¥: »ç¿ø, ´ë¸®, °úÀå, Â÷Àå, ÆÀ¿ø, ÆÀÀå, ÆÄÆ®Àå

[ÀÚ°Ý¿ä°Ç]

°æ·Â»çÇ×: °æ·Â(3³â ÀÌ»ó )
Çз»çÇ×: °íµîÇб³Á¹¾÷ ÀÌ»ó
Á÷¹«±â¼ú: ȸ·Î, ±¤ÇÐ, HW, ARTWORK, ÀüÀÚȸ·Î, ±â¼ú¿¬±¸¼Ò, ÀüÀÚR&D, ȸ·Î¼³°è(°æ·Â), ÀüÀÚȸ·Î¼³°è/FPGA Coding, FPGA, ¸Ó½ÅºñÁ¯ °³¹ß, Á¦¾î±â°³¹ßÆÀ, Á¤Àü¾Ð/Á¤Àü·ù/½ºÆ®·Îºê °³¹ß, ¾Æ³ª·Î±×ȸ·Î¼³°è


[¿ì´ë»çÇ×]

¿ì´ë»çÇ×: ÇØ´çÁ÷¹«ÀÎÅÏ°æ·ÂÀÚ, ¿îÀü°¡´ÉÀÚ

00 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷(¼ö½À±â°£3°³¿ù), °è¾àÁ÷(±Ù¹«±â°£ ÇùÀÇ ÈÄ °áÁ¤, Á¤±ÔÁ÷ Àüȯ°ËÅä)
  • ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > 2Â÷¸éÁ¢ÁøÇà > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­
    Æ÷Æ®Æú¸®¿À

Á¢¼ö¹æ¹ý

2023-07-04 (È­) 23½Ã59ºÐ±îÁö

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ, ¿ìÆí, Æѽº, ¹æ¹®, À̸ÞÀÏ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.