[반도체IP 개발사] RTL Design/Verification Engineer(5~15년)

(주)칩스앤미디어

[반도체IP 개발사] RTL Design/Verification Engineer

소개

"Video Technology Leader for Silicon HW IP"
칩스앤미디어는 반도체 설계자산 (Silicon IP) 기업으로, Video Codec IP를 연구개발하는 비디오 IP에 특화된 전문회사 입니다. 최근에는 Global Top tier 고객을 연달아 확보하며 또 한번의 성장을 이루었습니다. 근로자 80%가량이 개발자이며, 근무하기 좋은 환경을 위해 끊임없이 고민합니다.

모집부문 및 상세내용

담당업무	자격요건	사용 기술
• Spec definition, Macro/Micro 아키텍처 설계, RTL 코딩, Simulation and Synthesis을 포함한 모듈 개발 • Scripting tool을 사용하여기존 RTL 블록과 검증 환경을 유지 및 향상 Software development team과 협업	자격요건 • ASIC/SOC/FPGA 개발 경험 • Verilog HDL 및 C/C+를 사용한 설계/검증에 대한 전문 지식 • AMBA AXI와 memory sub• system에 대한 지식 • RTL simulation, debugging, synthesis, and lint/CDC을 위한 EDA 툴의 기술 보유 우대사항 • 아래 개발 경험 - memory sub system - image signal processing - video codec • Python/Perl 사용 가능자 • SystemVerilog를 사용한 test bench 가능자 근무지 • 근무지 : 서울시 강남구 테헤란로 509(삼성동,NC타워) 7~8F	Perl HW C++ Python Verilog C ASIC FPGA

담당업무

자격요건

사용

기술

• Spec definition, Macro/Micro 아키텍처 설계, 
RTL 코딩, Simulation and Synthesis을 포함한 
모듈 개발

• Scripting tool을 사용하여기존 RTL 블록과 
검증 환경을 유지 및 향상

Software development team과 협업

자격요건

• ASIC/SOC/FPGA 개발 경험

• Verilog HDL 및 C/C+를 사용한 설계/검증에 대한 전문 지식

• AMBA AXI와 memory sub• system에 대한 지식

• RTL simulation, debugging, synthesis, and lint/CDC을 위한 EDA 툴의 기술 보유

우대사항

• 아래 개발 경험

- memory sub system

- image signal processing

- video codec

• Python/Perl 사용 가능자

• SystemVerilog를 사용한 test bench 가능자

근무지

• 근무지 : 서울시 강남구 테헤란로 509(삼성동,NC타워) 7~8F

Perl

C++

Python

Verilog

ASIC

FPGA

복지 및 혜택

전형단계

접수방법

상시채용

기타 유의사항