[담당업무]

• RTL Simulation 및 Verification
• FPGA 프로토 타입 개발 및 검증
• 라이다 물리 계층 신호 처리 IP 설계 및 검증

[근무부서 및 직급/직책]

근무부서: 로직개발팀
직급/직책: 사원, 대리, 과장, 차장, 팀원, 파트장

[자격요건]

경력사항: 경력(2년 이상 15년 이하)
학력사항: 대학교(4년)졸업 이상
기타: • 원활한 커뮤니케이션 능력 • 전기전자/컴퓨터/정보통신 등 관련 공학계열• Xilinx FPGA 사용 경험 • Verilog-HDL 기반 RTL 설계

[우대사항]

전공계열: 공학계열
우대사항: , 석박사