ä¿ëȸ»ç : Áß°ßÄÚ½º´Ú»óÀå±â¾÷/ ¸ÅÃâ¾× ¾à3õ2¹é¾ï 

ä¿ëÆ÷Áö¼Ç : FPGA °³¹ß

ä¿ëÁ÷±Þ : »ç±Ô¿¡ µû¸§ 

¿¬ºÀ : ÇöÀç ¿¬ºÀ+ ÇùÀÇ °¡´É 

±Ù¹«Áö : ¼º³²½Ã ºÐ´ç±¸ 


[´ã´ç¾÷¹«]

- FPGA ¼³°è ¹× ±¸Çö (Ethernet MAC/PHY, eCPRI/O-RAN Frame Processing)

- ±â´É°ËÁõ ¹× Testing


[ÀÚ°Ý¿ä°Ç]

- ¼®»çÀÌ»ó 

- 5~15³â °æ·Â 

- LTE/5G À̵¿Åë½Å ½Ã½ºÅÛ ¹× Åë½Å±Ô°Ý¿¡ °üÇÑ ÀÌÇظ¦ °®Ãá ÀÚ

- ADC/DAC¿¡ ´ëÇÑ ÀÌÇظ¦ °®Ãá ÀÚ

- FPGA¼³°è¿¡ °üÇÑ ³ôÀº °ü½É ¶Ç´Â ½ÇÁ¦ ¼³°è °æÇèÀÌ ÀÖ´Â ÀÚ

- Digital Signal Processing¿¡ ´ëÇÑ ÀÌÇظ¦ °®Ãá ÀÚ

- Xilinx ¶Ç´Â Altera EVB »ç¿ë °æÇèÀÌ ÀÖ´Â ÀÚ

$¿ì´ë»çÇ×$

- ¼®»ç ÇÐÀ§ÀÚ (Åë½Å ¶Ç´Â ½Åȣó¸® Àü°ø)

- Optic ¹× Ethernet Àü¼Û¿¡ °üÇÑ ÀÌÇظ¦ °®Ãá ÀÚ

- µðÁöÅÐ ½Åȣó¸® FPGA ¼³°è °æ·Â º¸À¯ÀÚ


[ÀüÇü¹æ¹ý]

¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý


[Á¦Ãâ¼­·ù ¹× ¹æ¹ý]

- MS WORD·Î ÀÛ¼ºµÈ °æ·ÂÁß½ÉÀÇ ±¹¹®À̷¼­(»ç¶÷ÀÎ µî Àâ»çÀÌÆ® À̷¼­ Á¦¿Ü)

- ******@*******.***·Î Á¦Ãâ¹Ù¶ø´Ï´Ù./žĿ¸®¾îÀλçÀÌÆ® ±èÅ°æ / ***-****-****

- À̷¼­´Â Áö¿øºÐ¾ß_À̸§À¸·Î ÀÛ¼º (¿¹: FPGA_È«±æµ¿)


$±Ù¹«È¯°æ ¹× º¹Áö$

ÈÞ¹«/ÈÞ°¡: ÁÖ5Àϱٹ«,¿¬Â÷,¿ùÂ÷,°æÁ¶ÈÞ°¡,¹ÝÂ÷,Æ÷»óÈÞ°¡,À°¾ÆÈÞÁ÷,³²¼ºÃâ»êÈÞ°¡,»êÀüÈÄÈÞ°¡

±³À°/ÀÚ±â°è¹ß: ÀÚ±â°è¹ßÁö¿ø,»ç³»µ¿È£È¸,ÈÞ¾ç½Ã¼³,»ç³»¿Ü±¹¾î±³À°,»çÀ̹ö¿¬¼ö¿ø¿î¿µ

±Ù¹«È¯°æ/ÆíÀÇ: ½Ä´ë,»þ¿ö½Ç,Ä«ÆäÅ׸®¾Æ,ü·Â´Ü·Ã½Ç,ȸ»çÀü¿ë»ç¿Á,³ëÆ®ºÏ/½º¸¶Æ®±â±â,µà¾ó¸ð´ÏÅÍ,°Ç°­°ËÁø,ÃâÅð±Ù½Ã°£¼±ÅÃ

º¸Àå/¼ö´ç: Àμ¾Æ¼ºê,¿ì¼ö»ç¿øÆ÷»ó,Àå±â±Ù¼ÓÀÚÆ÷»ó,ÅðÁ÷¿¬±Ý,¸íÀý¼±¹°,»ýÀϼ±¹°/ÆÄƼ,»óÇغ¸Çè,°æÁ¶»çÁö¿ø