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P&R °³¹ßºÐ¾ß ¶Ç´Â Full Custom Layout °øÁ¤ºÐ¾ß °æ·ÂÁ÷ ¸ðÁý ¤±
[(¹ÝµµÃ¼)Auto
P&R °³¹ßºÐ¾ß °æ·ÂÁ÷ ¸ðÁý³»¿ë]
* ÀÚ°Ý¿ä°Ç
1) ´ëÁ¹·Î (¹ÝµµÃ¼) Auto
P&R °³¹ß °æ·Â 20³â ÀÌ»ó ÀÖÀ¸½Å ºÐ (Çʼö)
2) Àü±â/ÀüÀÚ°øÇÐ °ü·Ã Àü°øÇϽŠºÐ
3) Digital
Design °æÇè ¹× ÀÌ·Ð º¸À¯ÇϽŠºÐ ¿ì´ë
4) ¿µ¾î ´ÉÅëÇϽŠºÐ ¿ì´ë
5) (¹ÝµµÃ¼) Auto P&R °³¹ß
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6) ¼¿ï °³²±¸ ¶Ç´Â ´ëÀü À¯¼º±¸ ±Ù¹« °¡´ÉÇϽŠºÐ (±Ù¹«Áö ¼±Åà °¡´É)
* ºÎ¿©¾÷¹«
1) Build DFT Test plan for
Hierarchical design
2) Experience of Low power (DFT) design
3) DFT Test Vector generation and Silicon
Bring-up
4) Mass product follow-up and yield
improvement
5) DDI / T-Con P&R/STA/Physical
Verification Experience
6) Physical Synthesis Design Experience
(DCNXT, Fusion Compiler, Genus)
7) Hierarchy Physical Design / UPF Physical
Design / Fin-FET Process Physical Design
8) Static/Dynamic IR-Drop & EM Analysis
and Solution Consulting
* ä¿ëÁ÷±Þ
- ºÎÀå±Þ~ÀÓ¿ø±Þ
* ±Ù¹«Áö (±Ù¹«Áö ¼±Åà °¡´É)
1) ¼¿ï °³²±¸ (Àüö¿ª ±Ùó)
2) ´ëÀü À¯¼º±¸
[(¹ÝµµÃ¼)Full
Custom Layout ºÐ¾ß °æ·ÂÁ÷ ¸ðÁý³»¿ë]
* ÀÚ°Ý¿ä°Ç
1) ´ëÁ¹·Î (¹ÝµµÃ¼) Full
Custom Layout ºÐ¾ß °æ·Â 15³â ÀÌ»ó ÀÖÀ¸½Å ºÐ (Çʼö)
2) ¹ÝµµÃ¼/Àü±â/ÀüÀÚ°øÇÐ °ü·Ã Àü°øÇϽŠºÐ
3) FinFET °øÁ¤ °æÇè ÀÖÀ¸½Å ºÐ ¿ì´ë
4) Automation
layout °æÇè ÀÖÀ¸½Å ºÐ
¿ì´ë
5) Rule Deck
editing °æÇè ÀÖÀ¸½Å ºÐ
¿ì´ë (SVRF, TCL)
6) ¿µ¾î ´ÉÅëÇϽŠºÐ ¿ì´ë
7) (¹ÝµµÃ¼) Full Custom Layout °ü·Ã
¾Æ·¡ ºÎ¿©¾÷¹« ¼öÇà °¡´ÉÇϽŠºÐ
8) ¼¿ï °³²±¸ ¶Ç´Â ´ëÀü À¯¼º±¸ ±Ù¹« °¡´ÉÇϽŠºÐ (±Ù¹«Áö ¼±Åà °¡´É)
* ºÎ¿©¾÷¹«
1) DDIC, PMIC, MCU Top Layout (Virtuoso /
CC)
2) High Speed interface IP Layout
3) Top Verification (Calibre)
4) Power Analysis (Totem / Redhawk)
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- Â÷Àå±Þ~ºÎÀå±Þ
* ±Ù¹«Áö (±Ù¹«Áö ¼±Åà °¡´É)
1) ¼¿ï °³²±¸ (Àüö¿ª ±Ùó)
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1) Á¦Ãâ¹æ¹ý : Áö¿ø¼·ù¸¦ À̸ÞÀÏ Á¢¼ö
2) Á¦Ãâ±â°£ : 2025.04.04(±Ý)~ä¿ë
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* Á¦Ãâ¼·ù
1) À̷¼(°æ·Â±â¼ú¼ ¹× ÀÚ±â¼Ò°³¼ Æ÷ÇÔ)
ÀÚÀ¯¾ç½ÄÀ¸·Î ÀÛ¼ºÇÏ¿© À̸ÞÀÏ ¼ÛºÎ
(À̷¼¿¡ ¿¬¶ôó, ÇöÀ翬ºÀ, Èñ¸Á¿¬ºÀ ±âÀç)
2) À̸ÞÀÏ Àü¼Û½Ã À̷¼ Á¦¸ñÀ» " Auto P&R ¶Ç´Â Full Custom Layout -¼º¸íooo" À¸·Î ±âÀç
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