□ 주요업무

  - SoC용 Alalog 회로 IP 설계(BOD, POR, LDO, PLL등)

  - Post-silicon bring-up 및 디버깅 지원

□ 지원자격

  - 학위: 석사학위 이상

  - 경력: 10년 이상 (박사학위는 5년 이상)

  - Cadence’s IC, analog circuit simulator(Spectre, hspice, finesim, Verification(DRC,LVS,PEX) 역량

  - Analog 회로 시뮬레이션 능력(noise, loop stability analysis, ad/dc/tran analsys, monte-carlo etc)

  - 14nm 이하 FinFet 공정에서 저전력 아나로그 회로 설계 경험

  - 고속 PLL설계 경험(General purpose또는 Fractional-N type)

  - 레이아웃 엔지니어를 위한 Floorplan 설계 및 매칭 역량

    [우대사항1] Mix analog/digtal simulation, Verilog 모델링 경험

    [우대사항2] Verilog-A 모델링 및 SKILL Coding 경험