[Á÷¹«³»¿ë]

¿øÀÚ·Â ¹ßÀü¼ÒÀÇ ºñ¾ÈÀü °èÅë °èÃøÁ¦¾î ·ÎÁ÷ °³¹ß ¹× °ËÁõ- ¹ßÀü¼Ò °èÃø µ¥ÀÌÅÍ ¼öÁý ¹× ó¸®, ±â±â Á¦¾î ·ÎÁ÷ ¼³°è- DCS Á¦¾î·ÎÁ÷ °³¹ß ¹× °ËÁõ (IsaGRAF ±â¹Ý)- FPGA ±â¹Ý Á¦¾î ÇÁ·Î±×·¥ °³¹ß ¹× °ËÁõ (VHDL, RTL ¼³°è Æ÷ÇÔ)- Á¦¾î·ÎÁ÷ ½ÃÇè ¹× V&V ¼öÇà- ÇöÀå ¿£Áö´Ï¾î¸µ Áö¿ø




[±Ù¹«½Ã°£ ¹× ÇüÅÂ]


ÁÖ 5ÀÏ ±Ù¹«





09:00~18:00½ÃÂ÷ÃâÅð±ÙÁ¦ ¿î¿µ-07:00~10:00 »çÀÌÀÚÀ¯·Ó°Ô Ãâ±Ù°¡´É(ÈްԽð£: 12:00~13:00)




ÁÖ¼ÒÁ¤±Ù·Î½Ã°£ : 40½Ã°£





[±Þ¿©Á¶°Ç]

- ¿¬ºÀ
33000000¿ø ÀÌ»ó



- »ó¿©±Ý : 0%

(¹Ì Æ÷ÇÔ)



- ¸éÁ¢ ÈÄ °áÁ¤ °¡´É








[ÀڰݸéÇã]

- Á¤º¸Ã³¸®±â»ç

- ÀÚµ¿Â÷¿îÀü¸éÇã

- ±âŸÀڰݸéÇã : - Àü±â/ÀüÀÚ/°èÃøÁ¦¾î °ü·Ã Àü°øÀÚ- DCS ¶Ç´Â PLC ¿£Áö´Ï¾î¸µ À¯°æÇèÀÚ (IsaGRAF, Straton µî)- FPGA ÇÁ·Î±×·¡¹Ö À¯°æÇèÀÚ (Verilog, VHDL µî)
















[Àå¾ÖÀÎä¿ëÈñ¸Á¿©ºÎ]






ºñÈñ¸Á







[º´¿ªÆ¯·Ê]



- ºñÈñ¸Á








[±âŸ ¿ì´ë³»¿ë]

[ÀÚ°Ý¿ä°Ç]
- ¿îÀü°¡´ÉÀÚ