Display ÆÐ³Î Test ÀåºñÁ¦Á¶»ç(±èõ) 


FW engineer(ÁÖÀÓ~¼±ÀÓ) °æ·Âä¿ë

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø

Display ÆÐ³Î test ÀåºñÁ¦Á¶(±èõ)

FW engineer(ÁÖÀÓ~¼±ÀÓ)

[´ã´ç¾÷¹«]

- µð½ºÇ÷¹ÀÌ ÆÐ³Î Å×½ºÆ® Àåºñ ¹× FPGA º¸µå °³¹ß (´ç»ç´Â LGD Çù·Â ¾÷üÀÓ)

- µð½ºÇ÷¹ÀÌ ÆÐ³Î Å×½ºÆ®¸¦ À§ÇÑ ÆÐÅÏ Á¦³Ê·¹ÀÌÅÍÀÇ FPGA RTL ¹× Æß¿þ¾î °³¹ß

- FPGA RTL ÄÚµù ¼³°è (Verilog/VHDL)



[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
    Á÷±Þ/Á÷Ã¥: ÁÖÀÓ~¼±ÀÓ

[ÀÚ°Ý¿ä°Ç]

4³âÁ¦ ÇлçÀÌ»ó

°æ·Â 5~15³â °æ·ÂÀÚ 


¿ì´ë»çÇ×

- Xilinx FPGA »ç¿ë°æÇèÀÚ (DDR3.4, AXI bus, VDMA µî)

- Xilinx Microblaze, ZYNQ µî À¯»ç MCU »ç¿ë °æÇèÀÚ

- µð½ºÇ÷¹ÀÌ ÀÎÅÍÆäÀ̽º ¹× µðÁöÅÐ ¿µ»óó¸® °æÇèÀÚ 

(MIPI, RGB, LVDS, Displayport µî)

0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÁÖ 40½Ã°£, ~¸¸¿ø

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    ÇѱÛÀ̷¼­,(°æ·Â±â¼ú¼­ Æ÷ÇÔ)

Á¢¼ö¹æ¹ý

2025-10-31(±Ý) 23½Ã59ºÐ±îÁö

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ ¶Ç´Â 
  •                ¹èÁØÈ£ »ó¹« ( ***-****-**** / ******@*******.*** )
  • Á¦Ãâ¼­·ù: ÀÎÅ©·çÆ® À̷¼­ ¶Ç´Â ±¹¹® À̷¼­ (°æ·Â±â¼ú¼­ Æ÷ÇÔ) 

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.

00