¹ÝµµÃ¼ ¼³°è¾÷ü 

MPU / AP(System-on-Chip) ¼³°è ¿£Áö´Ï¾î

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø

MPU

¼³°è

[´ã´ç¾÷¹«]

- ½Å±Ô MPU/AP Á¦Ç° ¾ÆÅ°ÅØÃ³ ±âȹ ¹× ¼³°è
- CPU, ¸Þ¸ð¸® ¼­ºê½Ã½ºÅÛ, ÀÎÅÍÆäÀ̽º(IP) ±¸Á¶ ¼³°è ¹× °ËÁõ
- RTL ¼³°è ¹× FPGA/Emulation ±â¹Ý ¼º´É °ËÁõ
- ½Ã½ºÅÛ ·¹º§ °ËÁõ(SoC Verification) ¹× À̽´ ºÐ¼®¡¤Çذá
- ¿ÜºÎ IP ¾÷ü ¹× ÆÄ¿îµå¸®/OSAT µî Çù·Â»ç¿Í ±â¼ú Ä¿¹Â´ÏÄÉÀ̼Ç

[ÀÚ°Ý¿ä°Ç]

°æ·Â: °æ·Â 10³â¡è
ÇзÂ: ´ëÁ¹

-   MPU ¶Ç´Â AP(SoC) ¼³°è °æÇè 10³â ÀÌ»ó

-   RTL ¼³°è(Verilog/SystemVerilog) ¹× °ËÁõ °æÇè

-   ARM ±â¹Ý Cortex-M / Cortex-A °è¿­ ¶Ç´Â RISC-V ±â¹Ý MPU/AP ¼³°è °æÇèÀÚ

-   ÀüÀÚ°øÇÐ, Àü±â°øÇÐ, ÄÄÇ»ÅͰøÇÐ µî °ü·Ã Àü°ø Çлç ÀÌ»ó

-   ¾ç»ê±îÁöÀÇ Full Process °æÇè º¸À¯ÀÚ ¿ì´ë

-   ÇÁ·ÎÁ§Æ® ¸®µù ¶Ç´Â PM °æÇè º¸À¯ ¿ì´ë

0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ȸ»ç³»±Ô

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­

Á¢¼ö¹æ¹ý

2025-12-26 (±Ý) 23½Ã59ºÐ±îÁö

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® Á¢¼ö
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.

00