UVM,ZEBU,FPGA °ËÁõ/
                   (7³â ÀÌ»ó~ )

                - ¹ÝµµÃ¼(ÄÚ½ºÇÇ)

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø

Digital Design

(Verification)/

(7³â ÀÌ»ó~ )

[´ã´ç¾÷¹«]

¤ýTop integration/ Top regression test ȯ°æ ±¸Ãà

¤ýIPº° regression Å×½ºÆ® ȯ°æ ±¸Ãà

¤ýFPGA/ ZEBU °ËÁõ ¹× ÇÊ¿ä °ËÁõ IP °³¹ß

[ÀÚ°Ý¿ä°Ç]

¤ýÇзÂ: ±¹³»¿Ü 4³â Çлç ÀÌ»ó¤ýÀü°ø: ÀüÀÚ/Àü±â,ÄÄÇ»ÅÍ °øÇФý°æ·Â: À¯°ü 7³â ÀÌ»ó~, ¼®»ç 5³â ÀÌ»ó~ 


[¿ì´ë»çÇ×]

¤ýUVM,ZEBU,FPGA °ü·Ã °æÇè ¹× Áö½Ä º¸À¯ÀÚ¤ýVideo ½Ã½ºÅÛ °³¹ß °ËÁõ °æÇè º¸À¯ÀÚ

[±âŸ»çÇ×]

¤ýä¿ë±¸ºÐ: Á¤±ÔÁ÷
¤ý±Ù¹«Áö: ¼­¿ï(°­³²)

¤ý¿¬ºÀ: ÈíÁ·ÇÏ°Ô ÇùÀÇ/ ÇзÂ, ¿ª·® ¿ì¼öÇϽŠºÐ¸¸
¤ý¹®ÀÇ:  ***-****-**********@*******.***


0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­

Á¢¼ö¹æ¹ý

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­, ÀÚ»ç¾ç½Ä, ÀÚÀ¯¾ç½Ä

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.