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Interface Analog Design(SerDes Architect(PHY)) ¡á Á÷¹«»ó¼¼
- DP/PCIe/USB/Ethernet/LPDDR µî °í¼Ó Interface IP ¼³°è
- SerDes ±¸¼º ȸ·Î ¼³°è
[Architecture : Channel ¹× System modeling, IP Hardening]
[Transmitter : °í¼Ó Source Series Termination Driver ¼³°è]
[Analog Front End : °í¼Ó EQ(Adaptive EQ,DFE) / PHY Controller ¼³°è]
[PI-based CDR : LC VCO ±â¹Ý Digital PLL ¼³°è]
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- 16Gbps ÀÌ»ó °í¼ÓSerDes IP ¾ç»ê/°³¹ß ¹× °ËÁõ °æÇèÀÚ
- FinFET °øÁ¤ ¼³°è ¼÷·ÃÀÚ
- EDA Tool ¼÷·ÃÀÚ
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