(ÁÖ)Ä¿¸®¾î¾Ø½ºÄ«¿ìÆ®

Áß°ß±×·ì °è¿­ ¹æ»ê±â¾÷ FPGA ¹× ÀÓº£µðµå Çϵå¿þ¾î HW °æ·ÂÁ÷ ä¿ë

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
Çϵå¿þ¾î

[´ã´ç¾÷¹«]

¡¤[´ã´ç¾÷¹«]
- FPGA ¼³°è, ±¸Çö ¹× °ËÁõ(Verilog/VHDL)
- ÀÓº£µðµå ȸ·Î ¼³°è ¹× ½Ã½ºÅÛ ÅëÇÕ
- Çϵå¿þ¾î µð¹ö±ë ¹× Æß¿þ¾î ¿¬µ¿ Å×½ºÆ®

[ÀÚ°Ý¿ä°Ç]
- ´ëÇб³Á¹¾÷(4³â)ÀÌ»ó
- °æ·Â : 3³â ÀÌ»ó
- Àü°ø : ÀüÀÚ°øÇÐ / ÄÄÇ»ÅͰøÇÐ / Á¦¾î °øÇÐ

¿ì´ë»çÇ×
- Çз : ¼®»ç ÀÌ»ó ¿ì´ë
- ¿µ¾î ´ÉÅëÀÚ ¿ì´ë

[ÀüÇüÀýÂ÷]
¼­·ùÀüÇü - ÄÁ¼³ÅÏÆ® ÀÎÅͺä - ±â¾÷ ¸éÁ¢(1Â÷ PT¹ßÇ¥ ¸éÁ¢ - 2Â÷ ÀÓ¿ø¸éÁ¢)

[Á¦Ãâ¼­·ù]
±¹¹®À̷¼­(°æ·Â±â¼ú¼­ Æ÷ÇÔ)

[Á÷¹«ºÐ¾ß]
HW°³¹ß

[°æ·Â³â¼ö]
3³â ~ 10³â

[±âº»¿¬ºÀ]
ÇùÀÇ

[Âü°í»çÇ×]
±Ù¹«Áö ´ëÀü À¯¼º±¸
¼Ò¼Ó: º¹ÇÕÇ×¹ý±×·ì
½ÅÀÔ¿¬ºÀ : 4õ¸¸¿ø, ¼º°ú±Þ º°µµ

¸ÅÃâ¾×: 452¾ï¿ø / »ç¿ø¼ö 165¸í
°í¿ëÇüÅ : Á¤±ÔÁ÷(¼ö½À 3°³¿ù)
±Ù¹«¿äÀÏ/½Ã°£ : ÁÖ 5ÀÏ(¿ù~±Ý) 09:00~18:00

[Áö¿ø¹æ¹ý]
******@*******.*** ·Î À̷¼­¸¦ º¸³» ÁÖ½Ã¸é °ËÅä ÈÄ ÇìµåÇåÆÃÀ» ÁøÇàÇÏ¿© µå¸®°Ú½À´Ï´Ù.
ÀûÇÕÇÑ Áö¿øÀÚ¿¡ ÇÑÇÏ¿© °³º° ¿¬¶ôµå¸³´Ï´Ù.

¡¤

[ÀÚ°Ý¿ä°Ç]

°æ·Â: °æ·Â 3~10³â
ÇзÂ: ´ëÁ¹ ÀÌ»ó
Á÷¹«±â¼ú: Çϵå¿þ¾î°³¹ß


0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷(¼ö½À±â°£3°³¿ù)
  • ±Þ¿©Á¶°Ç: ȸ»ç³»±Ô

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­

Á¢¼ö¹æ¹ý

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® Á¢¼ö
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.

00