ÇÑȽýºÅÛ, Åë½Å´Ü¸» ¹× ESA ºö ÃßÀû/Á¦¾î R&D ¿£Áö´Ï¾î °æ·Â»ç¿ø ä¿ë
ÇÑȽýºÅÛÀÌ Åë½Å´Ü¸» ¹× À§¼º °ü·Ã ¿¬±¸°³¹ß ÀηÂÀ» È®ÃæÇϱâ À§ÇØ ESA ºö ÃßÀû¡¤Á¦¾îºÎ R&D ¿£Áö´Ï¾î¿Í Åë½Å¸ðµ© R&D ¿£Áö´Ï¾î µÎ °³ ºÐ¾ßÀÇ °æ·Â»ç¿ø ¸ðÁýÀ» ÁøÇàÇÒ ¿¹Á¤ÀÌ´Ù. µÎ Á÷¹« ¸ðµÎ À§¼ºÅë½Å ¹× ¹æ»ê ºÐ¾ßÀÇ ÇÙ½É ±â¼úÀ» ´Ù·ç´Â Æ÷Áö¼ÇÀ¸·Î, ÆÇ±³ ±Ù¹«¸¦ ±â¹ÝÀ¸·Î ÇÑ´Ù.
ESA ºö ÃßÀû¡¤Á¦¾îºÎ R&D ¿£Áö´Ï¾î´Â Ku/Ka ´ë¿ª ESA ´Ü¸»ÀÇ ½Åȣó¸® °³¹ßÀ» ºñ·ÔÇØ À§¼º TLE, IMU ¹× GPS Á¤º¸¸¦ Ȱ¿ëÇÑ À§¼º ÃßÀû M&S, À§»ó¹è¿ ¾ÈÅ׳ª ºöÁ¶Çâ ¾Ë°í¸®Áò °³¹ß µîÀ» ´ã´çÇÏ°Ô µÈ´Ù. Åë½Å¸ðµ© R&D ¿£Áö´Ï¾î´Â RTL ±â¹Ý À̵¿Åë½Å(OFDM)/À§¼ºÅë½Å(DVB-S2) µî ±¤´ë¿ª Åë½Å¸ðµ© °³¹ß°ú ´ÙÁß ¼Û¼ö½Å ½Åȣó¸® ¾Ë°í¸®Áò °³¹ß, ÀúÇÇŽ¡¤Ç×Àç¹Ö¸ðµ© ¾Ë°í¸®Áò °³¹ß(FHSS/DSSS), FPGA ½Åȣó¸® ·ÎÁ÷ ¼³°è ¹× ±¸Çö, ½Ã¹Ä·¹ÀÌ¼Ç °á°ú ±â¹Ý ¸ðµ© ¼º´É °³¼± ¹× ÃÖÀûÈ ¼öÇà, Åë½Å½Ã½ºÅÛ ÅëÇÕ ½ÃÇè ¹× ¼º´É °ËÁõ ¼öÇà, ¿¬±¸°³¹ß °á°ú¿¡ ´ëÇÑ º¸°í¼¡¤Æ¯Çã Ãâ¿ø¡¤³í¹® ¹ßÇ¥ µî »êÃâ¹° ÀÛ¼ºÀ» °æÇèÇÏ°Ô µÈ´Ù.
ESA ºö ÃßÀû¡¤Á¦¾îºÎ R&D ¿£Áö´Ï¾î¿¡ Áö¿øÇÏ·Á¸é ÀüÀÚÀü±â¡¤Á¦¾î¡¤Á¤º¸Åë½Å¡¤ÄÄÇ»ÅÍ ºÐ¾ß Çлç ÀÌ»óÀÇ Çз°ú °æ·Â 5³â ÀÌ»ó(¼®»ç¡¤¹Ú»ç Æ÷ÇÔ)À» °®Ãç¾ß Çϸç, Embedded S/W °³¹ß °æ·Â, AMD»ç VIVADO °³¹ß °æ·Â, C++¡¤C# »ç¿ë ´É·Â, MATLABÀ» Ȱ¿ëÇÑ Åë½Å½Ã½ºÅÛ ¼öÄ¡ÇØ¼® °æ·ÂÀÌ ¿ä±¸µÈ´Ù. ¿ì´ë »çÇ×À¸·Î´Â ESA ½Ã½ºÅÛ °³¹ß ¹× ¿¬±¸ ±â¼ú, ºö ÃßÀû ¾Ë°í¸®Áò ¿¬±¸ ±â¼ú, RF ȸ·Î ¼³°è ±â¼ú, ½Ã¹Ä·¹ÀÌ¼Ç Åø(CST, FEKO, Matlab, AWR, EDA µî) Ȱ¿ë °æÇè, ÇÐȸ ¹ßÇ¥ ¹× ¿¬±¸ ¼º°ú º¸À¯°¡ ÀÖ´Ù. Åë½Å¸ðµ© R&D ¿£Áö´Ï¾î´Â ÀüÆÄ°øÇС¤ÀüÀÚ°øÇÐ µî °ü·Ã ºÐ¾ß ¼®»ç ÇÐÀ§ ÀÌ»óÀ» ¿ä±¸Çϸç, ¹«¼± ³×Æ®¿öÅ©¡¤ÀÓº£µðµå Åë½Å ½Ã½ºÅÛ ¿¬±¸°³¹ß °æÇè 10³â ÀÌ»ó, RTL(Verilog/VHDL) °³¹ß °æÇè 10³â ÀÌ»ó, Xilinx Vivado ¶Ç´Â Altera Quartus ÇÁ·Î±×·¥ Ȱ¿ë ´É·Â, ¿¬±¸ ÇÁ·ÎÁ§Æ® ¼öÇà ¹× ³í¹®¡¤Æ¯Çã °æÇèÀÌ ÇÊ¿äÇÏ´Ù. ÀÌ Á÷¹«ÀÇ ¿ì´ë »çÇ×À¸·Î´Â ±º¡¤¹æ»ê ¶Ç´Â À̵¿Çü ¹«¼±Åë½Å½Ã½ºÅÛ °³¹ß °æÇè, C/C++¡¤Python ÇÁ·Î±×·¡¹Ö ´É·Â, Åë½Å¸ðµ© °ü·Ã ºÐ¾ß ¹Ú»ç ÇÐÀ§ º¸À¯, ±¹Á¦ ÇÐȸ ¹ßÇ¥ ¹× ¿¬±¸ ¼º°ú º¸À¯°¡ ÇØ´çµÈ´Ù.
µÎ Á÷¹« ¸ðµÎ °æ±âµµ ÆÇ±³¿¡¼ ±Ù¹«ÇÏ°Ô µÇ¸ç, ÀÚ¼¼ÇÑ ³»¿ëÀº 'ÇÑȽýºÅÛ'ÀÇ È¨ÆäÀÌÁö¿¡¼ È®ÀÎÇÒ ¼ö ÀÖ´Ù.